设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销.整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC 0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz.本设计可满足实时解码H.264高清视频的要求. 



H264AVC中CAVLC解码器的硬件设计与实现.pdf

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